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| 發(fā)布時(shí)間： | 2023-12-13 19:26 |
| 最后更新： | 2023-12-13 19:26 |
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一、DDR4 信號(hào)完整性測(cè)試挑戰(zhàn)：
DDR4 的速率提升一倍，信號(hào)電壓降低也接近一倍，這對(duì)測(cè)試探測(cè)技術(shù)提出了更高的要求。
DDR4 規(guī)范中的所有測(cè)試都是定義在 BGA 或者 DIMM 的管腳處， 在很多時(shí)候，我們很難直接探測(cè)到 BGA 管腳處，這樣測(cè)出來(lái)的結(jié)果誤差會(huì)非常大，解決方案是使用 Interposer 夾具或者虛擬探測(cè)技術(shù)，探測(cè)到理想點(diǎn)的波形。
下圖是使用 Virtual Probe 測(cè)試 DQS 和 DQ，上方是實(shí)際測(cè)試點(diǎn)的波形，下方是使用Virtual Probe測(cè)試到的BGA處的信號(hào)波形，可以很明顯的看到，反射被去除了， 這樣測(cè)試結(jié)果更加準(zhǔn)確。
二、DDR4測(cè)試點(diǎn)選取原則：
DDR測(cè)試點(diǎn)選取的一般原則，即：測(cè)讀信號(hào)盡量靠近CPU，測(cè)量寫(xiě)信號(hào)盡量靠近RAM。
考慮到走線對(duì)信號(hào)的衰減，一般在靠近芯片的接收側(cè)對(duì)信號(hào)進(jìn)行量測(cè)，這樣，“看”到的信號(hào)和芯片“看”到的信號(hào)會(huì)更加接近。
這樣也會(huì)減小反射。
探頭的接入或多或少會(huì)導(dǎo)致接入點(diǎn)的阻抗產(chǎn)生變化，原本100Ω左右的差分對(duì)走線在探頭連接處變成其他的值（例如50Ω），這樣信號(hào)會(huì)在這個(gè)點(diǎn)產(chǎn)生反射。一般DDR的接收端阻抗的連續(xù)性沒(méi)有發(fā)送端好，信號(hào)在接收端也會(huì)產(chǎn)生反射。
如果信號(hào)前進(jìn)過(guò)程中兩個(gè)反射點(diǎn)離得比較遠(yuǎn)，距離(單位為inch)>信號(hào)的上升時(shí)間(單位為ns)，會(huì)對(duì)信號(hào)產(chǎn)生比較明顯的影響，如果量測(cè)到的信號(hào)在上升沿有回溝或者在信號(hào)高低電平中間有凹陷，這些都是多次反射造成的。
建議探頭的連接點(diǎn)在DDR信號(hào)的接收端，能減少這樣多次反射帶來(lái)的影響。
三、Read Timing Test 測(cè)試圖片及結(jié)果
DQS2 Read Preamble tRPRE
DQS3 Read Postamble tRPST
DQ16 Output Hold Time From DQS2 tQH
DQ23 Output Hold Time From DQS2 tQH
DQ27OutputHoldTime From DQS3 tQH
DQ28 Output HoldTime From DQS3 tQH
Read Data Test Result
啟威測(cè)實(shí)驗(yàn)室提供DDR2/3/4/5信號(hào)完整性測(cè)試及一致性驗(yàn)證，更多關(guān)于DDR測(cè)試解決方案，請(qǐng)聯(lián)系啟威測(cè)實(shí)驗(yàn)室。